技术摘要：
本发明公开了一种嵌入式锗硅外延层的制造方法，包括步骤：提供具有栅极结构的半导体衬底。形成第一二氧化硅层和第二氮化硅层。自对准形成PMOS的凹槽，包括：进行以第一二氧化硅层为停止层的第一次氮化硅刻蚀；进行二氧化硅刻蚀；自对准刻蚀形成凹槽；使凹槽的形状为Σ  全部
背景技术：
现有28nm技术节点嵌入式锗硅外延层生长工艺中所采用的侧墙中在定义锗硅生 长区并形成沟槽后，PMOS的栅极结构的顶角剩余的硬掩膜层(HM)的氮化硅(SiN)厚度小于 降低锗硅对HM  SiN的选择比，极易在PMOS的栅极结构的顶角生长出锗硅残余物。其次， 在锗硅生长结束之后，为剥离NMOS的栅极结构的顶端和侧墙的SiN，磷酸作用时间高达6分 钟，最终在去除SiN的同时，造成有源区的硅损失高达 再者，为完全剥离掉SiN，磷酸在 过刻蚀阶段(over  etch,OE)已经将多晶硅栅及栅介质层如栅氧化层暴露，这样会导致栅极 结构的关键尺寸损失和栅氧可靠性(GOI)降低。 现结合附图对现有技术如下说明，如图1A至图1F所示，是现有嵌入式锗硅外延层 的制造方法各步骤中的器件结构示意图；现有嵌入式锗硅外延层的制造方法包括如下步 骤： 步骤一、如图1A所示，提供用于集成PMOS和NMOS的半导体衬底101。通常，在所述半 导体衬底101上还形成有阱区，阱区包括P阱103和N阱104，所述NMOS形成于P阱103上，所述 PMOS形成于N阱104上。 在所述半导体衬底101上形成有多个由栅介质层和多晶硅栅105叠加而成的栅极 结构，在所述栅极结构的顶部形成有第一硬掩膜层106，所述第一硬掩膜层106为氮化硅；在 所述栅极结构的侧面形成有第一侧墙107，所述第一侧墙107的材料包括氮化硅。 现有中，所述半导体衬底101为硅衬底。 在所述半导体衬底101上形成有场氧化层102，由所述场氧化层102隔离出多个有 源区，各所述PMOS和各所述NMOS都形成于对应的有源区中。 所述栅介质层为栅氧化层或高介电常数层。 步骤二、如图1B所示，形成由氮化硅层组成的第二硬掩膜层108。 步骤三、如图1C所示，进行光刻工艺形成光刻胶109图形，所述光刻胶10图形将所 述PMOS的形成区域打开以及将所述NMOS的形成区域覆盖。 进行所述第二硬掩膜层108的刻蚀将所述栅极结构之间的所述半导体衬底1的表 面露出。可以看出，在进行所述第二硬掩膜层108的刻蚀过程中，由于所述第一硬掩膜层106 和所述第一侧墙107都是氮化硅，故所述第一硬掩膜层106和所述第一侧墙107也会产生损 耗并使所述栅极结构的顶角处的氮化硅叠加厚度减少，即虚线圈111处的厚度d101会减少。 之后，对所述栅极结构侧面对应的所述第二硬掩膜层108之间的所述半导体衬底 101进行等离子刻蚀自对准形成所述凹槽110a，图1C中，所述凹槽110a单独采用标记110a表 示。 通常，所述凹槽110a的形状为U型或碗型，刻蚀工艺会同时消耗所述PMOS区域的所 5 CN 111599762 A 说　明　书 2/10 页 述第一硬掩膜层106、所述第二硬掩膜层108和所述第一侧墙107的部分厚度。 之后，如图1D所示，先去除所述光刻胶109。在现有28nm技术节点的工艺中，所述凹 槽110a形成后，d101通常会减少到 以下，这使得在所述栅极结构的顶角处的锗硅外延的 选择性不是很好，容易形成锗硅残余物。图2A是图1D对应的照片，可以看出，所述多晶硅栅 105的两个顶角处的d101分别为 和 图2A中的A表示 之后再对所述半导体衬底101进行湿法刻蚀使所述凹槽110的形状为Σ型；通常， 湿法刻蚀所采用的化学药液包括四甲基氢氧化铵溶液(TMAH)。 如图1E所示，进行锗硅外延生长在所述凹槽110中形成嵌入式锗硅外延层112。 所述锗硅外延生长为选择性锗硅外延生长。由图1C中的d101厚度较薄，所述栅极 结构的顶角形成锗硅残余物。 步骤四、如图1F所示，采用磷酸湿法刻蚀工艺同时剥离剩余的所述第一硬掩膜层 106、所述第二硬掩膜层108和所述第一侧墙107。回到图1E所示可知，d102对应于所述第一 硬掩膜层106和所述第二硬掩膜层108的最大叠加厚度，磷酸湿法刻蚀工艺需要保证厚度 d102对应的氮化硅都被去除，故磷酸湿法刻蚀工艺所需要刻蚀的时间较长，这种较长的磷 酸湿法刻蚀工艺会使所述半导体衬底101的表面材料产生损失以及会使所述多晶硅栅105 的侧面材料产生损失，还会对栅介质层如栅氧化层产生不利影响。 比较图1E的所述多晶硅栅105的宽度d103和图1F的所述多晶硅栅105的宽度d103a 可知，宽度d103a会小于宽度d103，所以会使得所述多晶硅栅105的关键尺寸产生损失。 如图2B所示，是图1F对应的PMOS的形成区域的照片；可以看出，在所述多晶硅栅 105的顶角即区域111处形成有锗硅残余物112a。 如图2C所示，是图1F对应步骤完成后的俯视图照片；可以看出，所述多晶硅栅105 都呈条形结构，且在所述PMOS的形成区域的所述多晶硅栅105的顶角形成有锗硅残余物 112a。 如图2D所示，是图1F对应的NMOS的形成区域的照片；可以看出，所述半导体衬底 101的表面材料产生损失厚度为 图2D中的A表示
技术实现要素：
本发明所要解决的技术问题是提供一种嵌入式锗硅外延层的制造方法，能防止在 栅极结构顶角出现锗硅残余物，还能防止栅极结构的关键尺寸损失以及防止栅极结构之间 的半导体衬底材料损失，能提高栅介质层的可靠性。 为解决上述技术问题，本发明提供的嵌入式锗硅外延层的制造方法包括如下步 骤： 步骤一、提供用于集成PMOS和NMOS的半导体衬底，在所述半导体衬底上形成有多 个由栅介质层和多晶硅栅叠加而成的栅极结构，在所述栅极结构的顶部形成有第一硬掩膜 层，所述第一硬掩膜层为氮化硅；在所述栅极结构的侧面形成有第一侧墙，所述第一侧墙的 材料包括氮化硅。 步骤二、形成由第一二氧化硅层和第二氮化硅层叠加而成的第二硬掩膜层；所述 第二硬掩膜层覆盖在所述栅极结构对应的所述第一硬掩膜层和所述第一侧墙的表面并延 6 CN 111599762 A 说　明　书 3/10 页 伸到所述栅极结构外的所述半导体衬底表面。 步骤三、进行光刻工艺将所述PMOS的形成区域打开以及将所述NMOS的形成区域覆 盖，进行刻蚀在所述PMOS的形成区域的所述栅极结构两侧的所述半导体衬底中自对准形成 凹槽，包括如下分步骤： 步骤31、进行以所述第一二氧化硅层为停止层的第一次氮化硅刻蚀，所述第一次 氮化硅刻蚀采用等离子刻蚀；所述第一次氮化硅刻蚀将所述栅极结构的顶部的所述第二氮 化硅层以及所述栅极结构之间的所述半导体衬底表面上的所述第二氮化硅层都去除；所述 第一次氮化硅刻蚀将所述栅极结构两侧的所述第二氮化硅层从侧面部分去除；在所述第一 次氮化硅刻蚀中所述第一二氧化硅层对所述第一硬掩膜层和所述第一侧墙进行保护，防止 所述栅极结构顶角的所述第一硬掩膜层和所述第一侧墙的厚度减少。 步骤32、刻蚀去除所述栅极结构顶部的所述第一二氧化硅层和所述栅极结构之间 的所述半导体衬底表面上的所述第一二氧化硅层，保留于所述栅极结构的第一侧墙侧面上 的所述第一二氧化硅层和所述第二氮化硅层叠加形成第二侧墙。 步骤33、对所述栅极结构对应的所述第二侧墙之间的所述半导体衬底进行等离子 刻蚀自对准形成所述凹槽。 步骤34、对所述半导体衬底进行湿法刻蚀使所述凹槽的形状为Σ型。 步骤四、进行锗硅外延生长在所述凹槽中形成嵌入式锗硅外延层。 步骤五、进行介质剥离工艺，所述介质剥离工艺用于将所述NMOS的形成区域的所 述第二硬掩膜层和所述第一硬掩膜层以及所述PMOS的形成区域剩余的所述第二硬掩膜层 和所述第一硬掩膜层的剥离，所述介质剥离工艺包括如下分步骤： 步骤51、采用磷酸湿法刻蚀工艺进行第二次氮化硅刻蚀，所述第二次氮化硅刻蚀 将未被所述第一二氧化硅层覆盖的所述第一硬掩膜层以及所述第二氮化硅层都去除。 步骤52、形成由第三二氧化硅层和第四氮化硅层叠加而成的第三硬掩膜层。 步骤53、进行以所述第三二氧化硅层为停止层的第三次氮化硅刻蚀，所述第三次 氮化硅刻蚀采用等离子刻蚀，所述第三次氮化硅刻蚀在所述栅极结构的侧面形成由剩余的 所述第四氮化硅层组成的第三侧墙，各所述栅极结构顶部以及各所述第三侧墙之间的所述 半导体衬底表面上的所述第四氮化硅层都被去除。 步骤54、进行第一次氢氟酸湿法刻蚀将暴露的所述第一二氧化硅层和所述第三二 氧化硅层去除，所述第一次氢氟酸湿法刻蚀完成后所述NMOS的形成区域的各所述栅极结构 顶部的所述第一硬掩膜层表面暴露。 步骤55、采用磷酸湿法刻蚀工艺进行第四次氮化硅刻蚀，所述第四次氮化硅刻蚀 将所述NMOS的形成区域剩余的所述第一硬掩膜层去除以及将各所述第三侧墙去除。 步骤56、去除剩余的所述第三二氧化硅层和所述第一二氧化硅层。 进一步的改进是，步骤一中，所述半导体衬底为硅衬底。 进一步的改进是，在所述半导体衬底上形成有场氧化层，由所述场氧化层隔离出 多个有源区，各所述PMOS和各所述NMOS都形成于对应的有源区中。 进一步的改进是，所述第一硬掩膜层的厚度为 所述多晶硅栅的高度为 所述第一侧墙由氧化硅和氮化硅叠加而成，所述第一侧墙的氧化硅和氮化硅的总 7 CN 111599762 A 说　明　书 4/10 页 厚度为 进一步的改进是，所述栅介质层为栅氧化层或高介电常数层。 进一步的改进是，步骤二中所述第一二氧化硅层为原子沉积二氧化硅膜层，厚度 为 所述第二氮化硅层为原子沉积氮化硅膜层，厚度为 进一步的改进是，步骤三中的光刻工艺包括： 依次形成底部抗反射涂层和光刻胶。 依次进行曝光和显影形成光刻胶图形，所述光刻胶图形将所述PMOS的形成区域打 开以及将所述NMOS的形成区域覆盖。 以所述光刻胶图形为掩膜将打开区域的所述底部抗反射涂层去除。 进一步的改进是，步骤33中形成的所述凹槽的形状为U型或碗型，步骤33的刻蚀工 艺同时消耗所述PMOS区域的所述第一硬掩膜层的部分厚度以及所述第二侧墙的所述第二 氮化硅层的部分厚度。 进一步的改进是，步骤33完成后以及步骤34开始前还包括进行湿法清洗工艺以去 除所述光刻胶和所述底部抗反射涂层。 进一步的改进是，步骤34中的湿法刻蚀所采用的化学药液包括四甲基氢氧化铵溶 液。 进一步的改进是，步骤四的所述锗硅外延生长工艺采用化学气相沉积，所述锗硅 外延生长工艺包括如下分步骤： 生长锗硅种子层。 生长锗硅主体层。 生长锗硅盖帽层。 进一步的改进是，步骤51中所述第二次氮化硅刻蚀的工艺时间为120s～240s。 进一步的改进是，步骤52中，所述第三二氧化硅层为原子沉积二氧化硅膜层，厚度 为 所述第四氮化硅层为原子沉积氮化硅膜层，厚度为 进一步的改进是，步骤55中所述第四次氮化硅刻蚀的工艺时间为120s～240s。 进一步的改进是，步骤56中，剩余的所述第三二氧化硅层和所述第一二氧化硅层 采用氢氟酸湿法刻蚀工艺去除。 进一步的改进是，所述PMOS和所述NMOS的技术节点为28nm以下。 进一步的改进是，步骤四中的所述锗硅外延生长为选择性锗硅外延生长。 步骤33完成后，所述栅极结构顶角的所述第一硬掩膜层和所述第一侧墙的叠加厚 度保证在步骤四中不会在所述栅极结构的顶角形成锗硅残余物。 进一步的改进是，步骤33完成后，所述栅极结构顶角的所述第一硬掩膜层和所述 第一侧墙的叠加厚度大于 进一步的改进是，步骤55中，所述第四次氮化硅刻蚀对所述栅极结构之间的所述 半导体衬底产生硅损失，所述硅损失的厚度由所述第一硬掩膜层的厚度确定。 进一步的改进是，步骤55中，由保留于所述第一侧墙和所述第三侧墙之间的所述 8 CN 111599762 A 说　明　书 5/10 页 第一二氧化硅层和所述第三二氧化硅层的叠加结构作为保护侧墙，使所述硅损失不对所述 栅极结构的关键尺寸和所述栅介质层产生影响。 本发明对用于自对准定义PMOS的锗硅外延层的凹槽的第二硬掩膜层的结构做了 特别的设置，将第二硬掩膜层设置为由第一二氧化硅层和第二氮化硅层的叠加结构，使得 多晶硅栅顶部的第一硬掩膜层和第二氮化硅层之间间隔有第一二氧化硅层，这样在进行凹 槽刻蚀时会首先以第一二氧化硅层为停止层进行第二氮化硅层的刻蚀，之后进行第一二氧 化硅层的刻蚀，之后再进行半导体衬底的刻蚀，这样，在第一二氧化硅层的保护下，在进行 第二氮化硅层的氮化硅刻蚀工艺能防止对栅极结构顶角的第一硬掩膜层和第一侧墙的厚 度减少，使得半导体衬底的刻蚀完成并形成凹槽后，栅极结构顶角的会保留较厚的氮化硅 材料，这样能防止在锗硅外延生长中在栅极结构的顶角形成锗硅残余物。 另外，本发明在嵌入式锗硅外延层形成之后，实现对较厚的氮化硅进行分别去除， 主要为，先采用磷酸湿法刻蚀工艺去除未被第一二氧化硅层覆盖的第一硬掩膜层以及第二 氮化硅层都去除；之后，再形成由第三二氧化硅层和第四氮化硅层叠加而成的第三硬掩膜 层，进行氮化硅的等离子刻蚀形成由第四氮化硅层组成的第三侧墙；之后，再打开第一二氧 化硅层和第三二氧化硅层将栅极结构顶部的第一硬掩膜层表面暴露；之后，能在第一二氧 化硅层和第三二氧化硅层对栅极结构的侧面进行保护的条件下去除第一硬掩膜层和第三 侧墙即进行第四次氮化硅刻蚀，第四次氮化硅刻蚀工艺会使半导体衬底材料有一定损失， 第四次氮化硅刻蚀工艺去除的氮化硅最大厚度为第一硬掩膜层的厚度，和现有技术相比， 本发明能使半导体衬底材料的损失量减少；同时，在第一二氧化硅层和第三二氧化硅层的 保护下，能防止第四次氮化硅刻蚀工艺对栅极结构的多晶硅栅的侧面产生刻蚀作用，从而 能防止栅极结构的关键尺寸损失；另外，由于本发明的栅结构的多晶硅栅的尺寸保持良好， 半导体衬底材料的损失也减少，故能使栅极结构的栅介质层得到很好的保护，能提高栅介 质层的可靠性；最后能使得本发明特别适用于28nm以下技术节点的工艺中。 附图说明 下面结合附图和