技术摘要：
本发明提供一种半导体结构及其形成方法。所述形成方法在利用填充材料填充预处理基片上的第一沟槽之前，形成了辅助层覆盖第一沟槽的内表面，接着形成第一填充介质并进行回刻蚀，所得到的第一填充介质的上表面高于预处理基片的上表面，接着形成第二填充介质并执行第二平  全部
背景技术：
在集成电路制造中，对于在基底上制作的各个独立器件例如不同的存储单元、不 同的晶体管之间的隔离，多采用形成STI(Shallow  Trench  Isolation，浅沟槽隔离)的方 法。一种常用的制作STI的方法包括以下过程：先在基底上形成垫氧化层和氮化硅层；然后 在选定区域依次刻蚀氮化硅层、垫氧化层以及基底从而形成隔离沟槽；接着在基底上沉积 隔离介质并进行CMP(Chemical  Mechanical  Polishing，化学机械研磨)，使得填充在隔离 沟槽中的隔离介质和氮化硅层的上表面基本齐平。 在上述STI的制作过程中，为了填满隔离沟槽并留出CMP处理的窗口，在CMP之前， 沉积在基底上的隔离介质较厚，且隔离介质常常是起伏不平的，相对来讲，对于同一基底， 在隔离沟槽较窄而氮化硅(作为研磨阻挡材料)分布较密集的区域，高于氮化硅层的隔离介 质较厚，而在隔离沟槽较宽而氮化硅分布较稀疏的区域(包括氮化硅被全部去除的区域)， 高于氮化硅层的隔离介质较薄。为了达到使填充在隔离沟槽中的隔离介质均能和氮化硅层 基本齐平的目的，CMP的时间很长，所获得的STI表面平整度较差，尤其是，在隔离沟槽较宽 而氮化硅分布较稀疏的区域，往往容易产生较为明显的凹陷(dishing)。STI的平整度会影 响后续在基底上制作的元器件的性能。 美国专利US6372605B1公开了一种STI的制作工艺，在CMP之前，利用图形化的光阻 将厚度较大的一部分隔离介质暴露出来，并进行干法刻蚀使该区域隔离介质厚度降低，以 缩短CMP时间。但是这种方法需要利用曝光工艺制作图形化的掩膜，过程复杂且成本较高。 为了避免稀疏区域的隔离介质在CMP过程中产生凹陷，还有一种方法是在宽隔离沟槽中增 加研磨阻挡结构而获得多个密集的窄沟槽(dummy  trench)，但是该方法仍然需要制作掩 膜，成本较高。 上述在CMP过程中出现的问题在应用CMP制作STI以外的半导体结构过程中也是存 在的。例如，一种在衬底上形成分隔的多晶硅单元的方法中，首先在基底上形成了高于基底 表面的隔离结构，然后在隔离结构之间的衬底上形成氧化层并填充多晶硅，接着利用CMP去 除多晶硅材料高于隔离结构顶表面的部分，但是往往经过CMP后得到的多晶硅表面会存在 凹陷，平整度较差，而现有的解决办法不能满足高效、经济的要求。
技术实现要素：
为了在填充沟槽的工艺中，提高所得到的半导体结构的表面平整度，同时避免采 用复杂的光刻制程，本发明提供一种半导体结构的形成方法。本发明另外提供一种利用该 方法制得的半导体结构。 一方面，本发明提供一种半导体结构的形成方法，包括以下步骤： 提供一预处理基片，所述预处理基片具有第一沟槽； 3 CN 111584616 A 说　明　书 2/9 页 形成辅助层在所述预处理基片上，所述辅助层覆盖所述第一沟槽的内表面以及所 述预处理基片的上表面； 形成第一填充介质在所述预处理基片上，所述第一填充介质覆盖所述辅助层且填 满所述第一沟槽； 执行第一平坦化工艺直至露出所述辅助层，剩余的所述第一填充介质位于所述第 一沟槽内且被所述辅助层包围； 回刻蚀所述辅助层，使所述辅助层的上表面低于所述第一填充介质的上表面； 形成第二填充介质在所述预处理基片上，所述第二填充介质覆盖在所述第一填充 介质、所述辅助层以及所述预处理基片上，且上表面高于所述预处理基片上表面；以及 执行第二平坦化工艺直至露出所述预处理基片上表面。 可选的，在回刻蚀所述辅助层的步骤中，所述辅助层相对于所述第一填充介质的 刻蚀选择比大于5。 可选的，所述第一平坦化工艺和所述第二平坦化工艺均采用化学机械研磨。 可选的，形成所述第一沟槽包括以下步骤： 在一半导体衬底上依次叠加形成垫氧化层和硬掩膜层，并图形化处理所述硬掩膜 层； 利用图形化的所述硬掩膜层为掩膜，刻蚀所述垫氧化层和所述半导体衬底，以形 成隔离沟槽；以及 形成表面氧化层在所述隔离沟槽内表面及所述预处理基片的上表面。 可选的，回刻蚀所述辅助层后，所述辅助层的上表面低于所述半导体衬底的上表 面。 可选的，所述预处理基片具有第二沟槽，所述第二沟槽的宽度小于所述第一沟槽 的宽度；在执行第一平坦化工艺之前，所述辅助层填满所述第二沟槽。 可选的，回刻蚀所述辅助层后，所述第二沟槽内保留部分所述辅助层；并且，在形 成所述第二填充介质后，所述第二填充介质覆盖所述辅助层且填满所述第二沟槽。 可选的，所述辅助层包括氮化硅，所述第一填充介质和所述第二填充介质均包括 氧化硅。 一方面，本发明提供一种采用上述半导体结构的形成方法制作的半导体结构，所 述半导体结构包括： 预处理基片，所述预处理基片具有第一沟槽； 辅助层，所述辅助层覆盖所述第一沟槽的底表面以及与所述底表面连接的部分侧 表面；以及 填充介质，所述填充介质覆盖所述辅助层且填满所述第一沟槽。 可选的，所述半导体结构包括浅沟槽隔离结构。 以STI的制作为例，对经过CMP工艺后半导体结构的表面平整度较差的原因分析如 下。在研磨过程中，由于研磨面起伏不平，加上不同区域图形(尤其是作为研磨阻挡材料的 氮化硅的图形)的分布密度不同，这容易造成研磨结束后所得到的顶表面的平整性仍然不 足，总体来看，在到达研磨终点时，图形密集区设置有较多的氮化硅来阻挡研磨液的侵蚀， 研磨液对不同材质具有选择比的差异，在图形密集区不易再继续研磨，然而在图形稀疏区， 4 CN 111584616 A 说　明　书 3/9 页 由于设置的氮化硅相对较少(或稀疏)，阻挡研磨的能力较图形密集区弱，故在常规适度过 研磨时容易较周围的研磨面低，即容易产生凹陷形貌。对于属于图形稀疏区的沟槽区域，如 果在研磨初始时研磨面与周围研磨面等高或者较周围研磨面低，由于上述原因，研磨结束 后相较图形密集区的沟槽区域更容易发生凹陷(dishing)问题。此外，长时间CMP不仅降低 工作效率，还会引起研磨面的温度分布不均，也容易造成研磨结束后顶表面不够平整的问 题。 本发明提出的半导体结构的形成方法，具有以下优点： 一方面，所述形成方法在利用填充材料填充第一沟槽之前，形成了辅助层覆盖第 一沟槽的内表面，接着再形成第一填充介质并进行回刻蚀，所得到的第一填充介质的上表 面高于预处理基片的上表面，在形成第二填充介质之后执行第二平坦化工艺时，第一沟槽 区域的研磨量较周围区域大，在完成第二平坦化工艺后，在第一沟槽区域不容易发生凹陷 问题； 另一方面，所述形成方法中，利用第一平坦化工艺去除了位于辅助层上的第一填 充介质，此时所形成的表面不是最终的平坦化面，对表面的平整性要求不高，在回刻蚀辅助 层并沉积第二填充介质后，由于第一沟槽内已经填充了第一填充介质，相较于利用一次沉 积工艺使介质填满第一沟槽并高于基底表面以进行平坦化工艺的方法，第二填充介质的厚 度可以沉积得较薄，第二平坦化工艺的时间相对于现有的CMP工艺可以缩短，有助于提高所 形成的半导体结构的表面平整度； 再一方面，所述制作方法在第二平坦化工艺前，将第一沟槽区域的填充介质形成 的较周围更厚，该过程不需要制作图形化的掩膜，实施方便，成本较低，并且在工艺尺寸降 低的情况下也便于用来降低CMP后发生凹陷问题的风险。 本发明的提出的半导体结构，利用上述形成方法形成，由于利用上述形成方法可 以得到平整度较佳的表面，因而半导体结构的质量较高。 附图说明 图1A至图1D是利用现有的一种STI形成方法制作STI的剖面示意图。 图2是本发明实施例的半导体结构的形成方法的流程示意图。 图3A至图3G是利用本发明实施例的半导体结构的形成方法制作半导体结构的剖 面示意图。 附图标记说明： 100、200-半导体衬底；101、201-垫氧化层；102-氮化硅层；202-硬掩膜层；10-隔离 沟槽；103-隔离介质；11-凹陷；20-第一沟槽；30-第二沟槽；203-表面氧化层；204-辅助层； 205-第一填充介质；206-第二填充介质。