技术摘要：
公开了一种半导体器件及其制造方法，该制造方法包括在衬底上形成漂移区并刻蚀出阱区沟槽，在阱区沟槽中以外延方法获得阱区，以及制作槽栅结构和源、漏区。本发明的半导体器件及其制造方法通过刻蚀，外延的方式制作阱区，可以获得在纵向方向上掺杂浓度均匀的阱区，进而  全部
背景技术：
为了提升功率LDMOS(Laterally  Diffused  Metal  Oxide  Semiconductor，横向扩 散金属氧化物半导体)的电学特性，通常需要提升其BV(Balanced  Voltage，平衡电压)，并 降低其比导通电阻。常见的技术有超结技术，resurf(Reduced  SUR  face  Field ,降低表面 电场)技术，槽栅技术。三栅LDMOS也是其中一种可以有效降低器件的比导通电阻的槽栅技 术方法。其可以显著增加沟道面积，降低沟道电阻，从而降低导通电阻，提升器件的电学特 性。 但是由于传统结构P阱区是由注入形成的，在半导体体区内，P阱区在纵向上杂质 分布并不均匀。会导致槽栅侧壁不同深度的沟道区域开启电压不一样，对应不同阈值电压， 影响器件的电学特性。
技术实现要素：
鉴于上述问题，本发明的目的在于提供一种半导体器件及其制造方法，从而优化 半导体器件的电学特性。 根据本发明的一方面，提供一种半导体器件的制造方法，其特征在于，包括： 在衬底上制作的阱区； 在所述阱区中制作槽栅结构； 在所述衬底上远离所述阱区的一侧制作第一掺杂区，形成漏区，在所述阱区中制 作第二掺杂区和第三掺杂区形成源区，所述第二掺杂区的侧面与所述槽栅结构接触，所述 第一掺杂区与所述第二掺杂区的掺杂类型相同、与所述第三掺杂区的掺杂类型相反； 其中，制作所述阱区的步骤包括：在所述衬底上刻蚀出阱区沟槽，在所述阱区沟槽 中外延阱区物质形成阱区。 可选地，所述衬底上包括漂移区，所述阱区位于所述漂移区中。 可选地，所述漂移区为所述衬底的一部分。 可选地，在刻蚀出所述阱区沟槽后还包括： 在所述阱区沟槽内壁制作热生长的氧化层； 去除所述氧化层。 可选地，所述形成阱区的步骤包括：采用快速热外延方法形成杂质浓度均匀的所 述阱区。 可选地，制作所述槽栅结构的步骤包括： 在所述阱区中靠近所述第一掺杂区的一侧刻蚀出第一槽型结构和第二槽型结构； 在所述第一槽型结构和所述第二槽型结构内壁制作栅氧化层； 在所述栅氧化层上制作多晶硅层，形成第一槽型栅和第二槽型栅； 3 CN 111584634 A 说　明　书 2/4 页 在形成了所述第一槽型栅和所述第二槽型栅后的所述半导体器件表面依次制作 栅氧化层和多晶硅层，并刻蚀所述栅氧化层和所述多晶硅层在所述第一槽型栅和所述第二 槽型栅之间的上部形成平面栅。 可选地，所述第一掺杂区为N型掺杂区，所述第三掺杂区为P型掺杂区。 根据本发明的另一方面，提供一种半导体器件，其特征在于，根据本发明提供所述 的半导体器件的制造方法制作。 本发明提供的半导体器件及其制造方法包括：在半导体器件的阱区位置刻蚀出阱 区沟槽，在阱区沟槽中外延相应的掺杂物，以获得掺杂浓度在纵向上均匀的阱区，并在阱区 中制作槽栅结构，槽栅结构形成槽型栅，从而优化槽型栅与阱区的界面，优化该界面处的阱 区纵向掺杂浓度的均一性，进而优化槽型栅阈值电压的一致性，优化半导体器件的电学特 性。 在阱区沟槽的内壁采用热生长方式制作氧化层，在去除该氧化层之后，再在该阱 区沟槽中外延阱区掺杂物，可以获得界面态良好的阱区沟槽，减少界面处的不利缺陷，以进 一步优化器件的电学特性及可靠性。 进一步地，采用快速热外延方法进行阱区的淀积，可以有效降低杂质扩散程度，进 一步保障阱区掺杂物质浓度的均匀度，优化器件的电学特性。 对槽型栅也采用刻蚀加氧化方法制作，可以获得表面均一的栅槽，进一步优化沟 道区的界面态，优化阈值电压，优化半导体器件的电学特性。 附图说明 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和 优点将更为清楚，在附图中： 图1示出了根据现有技术的三栅LDMOS器件的结构示意图； 图2示出了根据图1所述的三栅LDMOS器件的部分结构示意图； 图3A至图3H示出了根据本发明实施例的半导体器件的工艺步骤示意图。