技术摘要：
实施方式提供一种能够提升性能的半导体存储装置。实施方式的半导体存储装置包含：多个配线层(22)，在第1方向上积层；半导体层(25)，在多个配线层(22)内沿第1方向延伸；第1导电层(51)，具有设置在多个配线层(22)中的最下层的下方的第1主体部、及从第1主体部向第2方向突  全部
背景技术：
作为半导体存储装置的一种，已知NAND(Not  AND，与非)型闪速存储器。另外，已知 一种具备三维积层的多个存储单元的NAND型闪速存储器。
技术实现要素：
实施方式提供一种能够提升性能的半导体存储装置。 实施方式的半导体存储装置具备：多个第1配线层，在第1方向上积层；半导体层， 在所述多个第1配线层的第1区域内沿所述第1方向延伸；电荷累积膜，设置在所述多个第1 配线层与所述半导体层之间；第1导电层，具有第1主体部及第1突出部，所述第1主体部设置 在所述多个第1配线层中的最下层的下方，且与所述第1区域在所述第1方向上重叠，所述第 1突出部从所述第1主体部向与所述第1方向交叉的第2方向突出，且与在所述第2方向上邻 接于所述第1区域的第2区域在所述第1方向上重叠；接触插塞，设置在所述第1导电层的所 述第1突出部上，在所述多个第1配线层的所述第2区域内沿所述第1方向延伸；绝缘膜，设置 在所述接触插塞与所述多个第1配线层之间；第2导电层，具有第2主体部及第2突出部，所述 第2主体部设置在所述第1导电层的所述第1主体部上，且与所述半导体层相接，所述第2突 出部设置在所述第1突出部上，且相对于所述第2主体部突出延伸；以及第1层，设置在所述 第1突出部上，与所述第2突出部及所述绝缘膜相接，且在所述第2突出部与所述绝缘膜之间 延伸。所述第2突出部及所述第1层中在所述第2主体部及所述第2突出部的交界与所述绝缘 膜之间延伸的部分的长度长于从所述第2主体部及所述第2突出部的交界到所述绝缘膜的 直线距离。 附图说明 图1是第1实施方式的半导体存储装置的框图。 图2是图1所示的存储单元阵列所包含的一个区块BLK的电路图。 图3是存储单元阵列的XY方向的俯视图。 图4是图3所示的单元阵列部的一部分区域的XY方向的俯视图。 图5是单元阵列部的一部分区域的YZ方向的剖视图。 图6是一个存储器柱的XY方向的剖视图。 图7是图3所示的分接头部的一部分区域的XY方向的俯视图。 3 CN 111725234 A 说　明　书 2/10 页 图8是分接头部所包含的接触插塞的XZ方向的剖视图。 图9是分接头部的XY方向的俯视图。 图10是沿着图9的A-A'线的分接头部的XZ方向的剖视图。 图11是沿着图9的B-B'线的分接头部的YZ方向的剖视图。 图12是第1变化例的分接头部的XY方向的俯视图。 图13是第2变化例的分接头部的XY方向的俯视图。 图14是第2实施方式的分接头部10B的俯视图。 图15是沿着图14的A-A'线的分接头部10B的剖视图。 图16是沿着图14的B-B'线的分接头部10B的剖视图。