技术摘要：
本发明公开了一种制作磁性随机存储器单元阵列的方法，在磁性隧道结以及其底电极刻蚀的时候采用一次光刻，一次真空PUMP‑DOWN，两步刻蚀工艺，分别对磁性隧道结和底电极进行单独刻蚀。本发明的制作磁性随机存储器单元阵列的方法，能够保证底电极的关键尺寸始终大于下面  全部
背景技术：
近年来，采用磁性隧道结的磁性随机存储器被认为是未来的固态非易失性记忆 体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性 记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考 层，位于隧道势垒层的另一侧，它的磁化方向不变。 为了能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移 矩转换技术的写方法，这样的磁性随机存储器称为电流驱动型自旋转移矩。根据磁化方向 的不同，电流驱动型自旋转移矩又分为面内电流驱动型自旋转移矩和垂直电流驱动型自旋 转移矩，后者有更好的性能。依此方法，随着磁性记忆层的体积的缩减，写或转换操作需要 注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。 同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面垂直电 流驱动型自旋转移矩可以很好的与最先进的技术节点相契合。因此，期望是将垂直电流驱 动型自旋转移矩元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至 最小，所采用的制备方法还可以实现高良莠率、高精确性、高可靠性、低能耗，以及保持适于 数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制 由此引起的对MTJ记忆器件寿命的破坏和缩短。然而，制备一个小型MTJ元件可能会增加MTJ 电阻的波动，使得垂直电流驱动型自旋转移矩的写电压或电流也会随之有较大的波动，这 样会损伤磁性随机存储器的性能。 现有的磁性随机存储器的制造工艺中，为了实现磁性随机存储器电路缩微化的要 求，通常在表面抛光的CMOS通孔(VIAx(x≧1)上直接制作MTJ单元，即：所谓的on-axis结构。 在采用铜制成的CMOS电路中，所有通孔(VIA)和连线(M，metal)所采用的材料都是金属铜。 然而，由于MTJ结构单元的尺寸要比VIAx(x≧1)顶部开口尺寸小，在刻蚀磁性隧道结及其底 电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道 结及其底电极覆盖的铜VIAx(x≧1)的区域将会被部分刻蚀，同时也会损伤其扩散阻挡层 (Ta/TaN)，这样将会形成铜VIAx(x≧1)到其外面的低介电常数(low-k)电介质的扩散通道， Cu原子将会扩散到低介电常数(low-k)电介质中，这势必会对磁性随机存储器的电学性能， 比如：时间相关介质击穿和电子迁移率等，造成损伤。 另外，在磁性隧道结及其底电极刻蚀过程中，由于离子轰击，将会把铜原子及其形 成化合物溅射到磁性隧道结的侧壁和被刻蚀的低介电常数(low-k)电介质材料的表面，从 而对整个磁性随机存储器器件造成污染。 在目前MRAM磁性隧道结及其底电极的刻蚀工艺中，一般可以采用反应离子刻蚀或 离子束刻蚀的工艺来实现。如果采用反应离子刻蚀工艺，一般来说刻蚀磁性材料层和底电 极所采用的刻蚀气体是不一样的，并且刻蚀底电极的常规气体会对已暴露在刻蚀侧壁的磁 4 CN 111613719 A 说　明　书 2/8 页 性材料层造成损伤；如果采用离子束刻蚀工艺，由于离子束刻蚀工艺本身的局限性，比如： 低的溅射产额和阴影效应等的存在，通常要对被刻蚀材料的总高度和高宽比进行严格限 制。无论采用反应离子刻蚀还是离子束刻蚀工艺，在刻蚀磁性隧道结的时候都会在侧壁留 下一层损伤层/沉积层，由于损伤层/沉积层的存在，将会造成参考层到记忆层的导通，在目 前的工艺条件下，一般采用离子束刻蚀工艺对其进行去除，这也对如何采用一次刻蚀磁性 隧道结及其底电极的总高度和刻蚀轮廓的高宽比提出了要求。综上，无论采用哪种工艺，特 别是对于高技术节点的磁性存储器单元阵列来说，都很难一次性完成对磁性隧道结及其底 电极的刻蚀。 专利WO2017/155508A1公布一种采用两次分步刻蚀工艺分别对磁性隧道结和底电 极进行加工的方法。具体为：第一次刻蚀工艺对磁性隧道结本身进行加工，然后添加额外的 光罩对底电极图案进行定义，再采用第二次刻蚀工艺对底电极进行加工。通过这种方法，可 以把底电极做的比下面的通孔顶部开口尺寸来的大，有效的避免了Cu带来的污染问题。但 是由于额外光罩的引入，这势必增加制造成本和工艺的复杂程度；同时，也增加了由于不同 层光罩的对准偏差而带来的一系列问题，非常不利于工艺流程的控制。
技术实现要素：
本发明的一种制作磁性随机存储器单元阵列的方法，在磁性隧道结以及其底电极 刻蚀的时候采用一次光刻，一次真空抽空(PUMP-DOWN)过程，两步刻蚀工艺，分别对磁性隧 道结和底电极进行单独刻蚀，具体为：在通过光刻形成记忆单元阵列图案后，采用RIE和/或 IBE工艺对磁性隧道结进行刻蚀，然后采用沉积/刻蚀工艺制作刻蚀底电极的自对准掩模， 最后采用RIE工艺对底电极进行刻蚀，并通过调整沉积/刻蚀工艺参数和沉积/刻蚀循环次 数来调控自对准掩模的侧壁厚度，从而控制底电极的关键尺寸。这样可以有效的保证底电 极的关键尺寸始终大于下面通孔的顶部开口的关键尺寸，避免了金属Cu引入带来的一系列 的问题。 更进一步，可以把下面的底电极通孔填充材料从Cu变成W。 同时，根据本发明的一种制作磁性随机存储器单元阵列的方法，通过采用一次真 空PUMP  DOWN，两次刻蚀的工艺分别对磁性隧道结和底电极进行分别刻蚀，在磁性隧道结的 IBE加工工艺中，有效地提高了刻蚀效率，降低了被加工器件的总高度和高宽比，非常有利 制作下一代高技术节点的磁性随机存储单元器件。 再者，采用本发明的制作磁性随机存储器单元阵列的方法，在原来的基础上，并没 有新的增加光罩，这无疑有利于生产成本的降低。 为了解决上述问题，本发明提出了一种制作磁性随机存储器单元阵列的方法，包 括如下步骤： 步骤1：提供表面抛光的带金属连线(Mx(x≧1)的CMOS基底，并在其上制作底电极 通孔； 步骤2：沉积底电极金属层、磁性隧道结多层膜、顶电极膜层和牺牲硬掩模； 步骤3：图形化定义磁性隧道结图案，并对牺牲硬掩模和顶电极膜层进行刻蚀，顶 电极膜层是刻蚀磁性隧道结硬掩模的一部分； 步骤4：以牺牲硬掩模和/或顶电极膜层为硬掩模刻蚀磁性隧道结，使刻蚀停止在 5 CN 111613719 A 说　明　书 3/8 页 底电极上并保持部分过刻蚀； 步骤5：刻蚀去除磁性隧道结周围的刻蚀损伤/覆盖层； 步骤6：沉积底电极刻蚀自对准掩模； 步骤7：选择性刻蚀掉沉积在底电极之上的自对准掩模，并保留侧壁的自对准掩 模； 步骤8：以自对准掩模为掩模刻蚀底电极； 步骤9：沉积侧壁覆盖层； 步骤10：沉积磁性隧道结电介质在侧壁覆盖层周围。 进一步地，步骤2中，所述底电极金属层采用化学气相沉积、物理气相沉积、原子层 沉积或离子束沉积方式实现，所述底电极金属层的厚度为5nm～80nm，所述底电极金属层的 材料是Ta、TaN、Ru、Ti、TiN、W、WN或者它们的任意组合； 所述磁性隧道结多层膜为由依次向上叠加的参考层、势垒层和记忆层形成的底部 钉扎结构或者是由依次向上叠加的记忆层、势垒层和参考层的顶部钉扎结构，所述磁性隧 道结多层膜的厚度为5nm～40nm； 所述顶电极膜层的厚度为20nm～100nm，所述顶电极膜层的材料为Ta、TaN、Ti、 TiN、W、WN或它们的任意组合； 所述牺牲硬掩模的厚度为30nm～200nm，所述牺牲硬掩模的材料为SiO2、SiN、 SiON、SiC、SiCN、C或它们的任意组合。 进一步地，步骤2中，在底电极金属层沉积后，对底电极金属层进行平坦化处理，用 于获得在磁性隧道结多层膜沉积之前最佳的表面平坦度。 进一步地，步骤3中，对所述顶电极膜层进行刻蚀气体为主要是含氟化合物或Cl2， 对所述顶电极膜层刻蚀后再采用反应离子刻蚀和/或湿法工艺除去残留的聚合物，用于使 图案转移到磁性隧道结的顶部。 进一步地，步骤4中的刻蚀工艺为反应离子刻蚀和/或者离子束刻蚀， 其中，反应离子刻蚀采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3作为刻蚀气 体，离子束刻蚀采用Ne、Ar、Kr或者Xe作为刻蚀气体。 步骤5中的刻蚀工艺为离子束刻蚀，离子束刻蚀采用Ne、Ar、Kr或者Xe作为刻蚀气 体。 进一步地，步骤6中的沉积工艺为化学气相沉积工艺，所述自对准掩模为磁性隧道 结侧壁的保护层，自对准掩模的材料为SiN、SiON、SiC或SiCN。 进一步地，步骤7中的刻蚀工艺为反应离子刻蚀工艺，反应离子刻蚀工艺采用CF4、 CHF3、CH2F2、CH3F、C4F8、CO、O2、Ar或者He作为刻蚀气体，刻蚀气体的工作压强为1mTorr～ 100mTorr。 进一步地，按照循环次数重复步骤6至步骤7，循环次数为n，其中n≥0。 进一步地，步骤8中的刻蚀工艺为反应离子刻蚀工艺，反应离子刻蚀工艺采用Cl2、 BCl3或HBr作为主刻蚀气体，采用CF4、CHF3、CH2F2、CH3F、Ar、N2、O2或He作为辅刻蚀气体，刻蚀 后，采用干法或/和湿法工艺去除刻蚀工艺中的残留物。 进一步地，步骤9中，所述侧壁覆盖层的材料为SiC、SiON、SiN或者SiCN。 实施本发明，具有如下有益效果： 6 CN 111613719 A 说　明　书 4/8 页 (1)本发明的制作磁性随机存储器单元阵列的方法，在磁性隧道结以及其底电极 刻蚀的时候采用一次光刻，一次真空PUMP-DOWN，两步刻蚀工艺，分别对磁性隧道结和底电 极进行单独刻蚀，通过调整沉积/刻蚀工艺参数和沉积/刻蚀循环次数来调控自对准掩模的 侧壁厚度，从而控制底电极的关键尺寸； (2)本发明的制作磁性随机存储器单元阵列的方法，能够保证底电极的关键尺寸 始终大于下面通孔的顶部开口的关键尺寸，有效地避免了金属Cu引入带来的一系列的问 题； (3)本发明的制作磁性随机存储器单元阵列的方法，有利于制造超小型磁性随机 存储器的结构单元元件，制造成本低，方法简单，提高磁性随机存储器器件的电学性能、磁 学性能及产品良率。 附图说明 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。 图1(a)至图1(d)是根据本发明优选实施例的一种制备磁性存储器单元阵列的方 法，制备底电极通孔填充各个步骤的示意图； 图2是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，沉积底电 极金属层、磁性隧道结多层膜、顶电极膜层和牺牲硬掩模之后的示意图； 图3是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，顶电极膜 层刻蚀之后的示意图； 图4是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，磁性隧道 结多层膜刻蚀之后的示意图； 图5是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，侧壁损伤/ 沉积层去除之后的示意图； 图6是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，沉积底电 极刻蚀自对准掩模之后的示意图； 图7是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，去除覆盖 在底电极上的自对准掩模之后的示意图； 图8是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，底电极刻 蚀之后的示意图。 图9是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，沉积侧壁 覆盖层之后的示意图； 图10(a)是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，沉积 磁性隧道结电介质填充之后的示意图； 图10(b)是根据本发明优选实施例的一种制备磁性存储器单元阵列的方法，沉积 磁性隧道结电介质填充之后的示意图。 其中，图中附图标记为：100-表面抛光的带金属连线(Mx(x≧1)的CMOS基底，200- 7 CN 111613719 A 说　明　书 5/8 页 带底电极通孔的磁性隧道结沉积前基底，201-底电极通孔刻蚀阻止层，202-底电极通孔电 介质，203-底电极通孔刻蚀硬掩模，2031-底电极通孔刻蚀掩模，2032-底电极通孔，204-底 电极通孔扩散阻挡层，205-底电极通孔填充，300-底电极，400-磁性隧道结多层膜，410-磁 性隧道结刻蚀损伤/沉积层，500-顶电极膜层，600-牺牲硬掩模，710-底电极自对准刻蚀掩 模，720-侧壁覆盖层，730-磁性隧道结电介质。